淡水随风

7月，你就将来到这个世界，爸爸妈妈是那么的希望看到你能平平安安且快快乐乐的成长。

想想，心里有非常多的话想跟你说，但千万的宠爱也只在心里，只想告诉你以下几条，虽然爸爸妈妈或许未能做到，但是希望你能做到。（摘）

第一：培养自己专心致志的习惯

手头有事，就不能让任何其他的事情是你分心。一位优秀的溜冰手从不试图同时滑向两个不同的方向。及早的养成专心致志的习惯，使它成为我们生命中的一部分。

第二：培养自己的毅力

决不要因为事情艰难或麻烦就放弃不干，谚语说：“能登上金字塔的只有两种生物--雄鹰和蜗牛”。所以毅力者往往可与天才相媲美。

第三：培养自己的记忆力

采取一切可能的办法，在一切可能的场合，增强自己的记忆力。经过培养，记忆自会成为一种才能。

第四：凡事都要看光明的一面。

生活就像一面镜子，你朝它微笑，它也会朝你微笑；如果你用怀疑的眼光看它，或者皱眉头，那它也会以同样的方式对待你。内心的阳光不仅温暖了自己的心，同时也温暖了所有跟他接触的人的心。

第五：要养成经常说“不”的习惯

一个人要挺直腰杆，拒绝做不值得做的事情。

第六：对待同伴和朋友要礼貌，而且对陌生人也要如此。

在坎坷的人生道路上，最细小的礼貌犹如在漫长的冬季为我们歌唱的小鸟，使得冰天雪地的严冬也变得能够忍受。

第七：要更加的努力，让他人幸福，这样自己才会更幸福。

人生的价值，就是在让他人得到幸福的时候，自己也获得自己的人生价值。现实中的大公司无不有着为他人为人类谋幸福的崇高理想，才让它们一直前进。

虽然这些都是爸爸从一本书上看到的，但是我真的真心希望你能够懂得，并学会这些东西。

好长一段时间不见阳光了，猛然看到，心里不自然的生出了一股温暖。

早晨的太阳，温暖而不耀眼，直视过去，淡淡的一层光圈相伴四周，多好的阳光呐！

2月，感觉自春节过后来上班，就没见过太阳了。

报纸上说，由于终日不见阳光，很多人都变得忧郁而焦虑。

看来，人，每个人都需要阳光，更何况是那些心底更加渴望阳光的人。

有阳光的日子真好！

希望明天还会有太阳！

眨眼，就晃到了09年，感觉世纪的钟声还刚在耳边响过/10年了，快10年了，自己却依然未曾长大。

小的时候是数着日子快快长大，长大了，则是边数着日子，边汗颜，这个时间咋就那么快呢！~

随便做点什么，就是一天过去了，还是想做的事情太多，没了头绪！

闲着就闲着，不思考，也就把日子闲过去了！

想到思考，就又想到了人存在的价值，一个恒古不变的话题！

你存在为了什么？你的理想是什么？你梦想中的你是什么？

我问过我老婆，她说，存在好像也没为了什么，就是存在着，理想中的就是每天待在家里，织织小东西，吃吃水果，外面散散步，兴趣来了，去唱唱歌。

也问过一个同事，没有讨论出什么，大概就说了一句，传宗接代吧！

你呢？会是什么？

或许这就是撑饱了没事做吧。

在看藏地密码这本书的时候，这种强烈的想法却不时的在我的脑海里闪现，人到底为了什么而活？

有信仰吗？在这个物欲横流的年代，你有信仰吗？

为什么那么多人会为了金钱，而去毁坏那么多祖先留下来的美好的东西，还有大自然所创造的一切的美好的东西。

记得书中一句话，大致的说法了：

当获利0的时候，没人会做，获利50%的时候，很多人会去做，100%的时候，抢着去做，200%的时候，就没了道德礼仪，500%的时候，就已经没了亲戚朋友，更大的时候，连亲娘老子都会杀。

或许是夸张了，但在很多人身上，还不是存在？人性本贪，有时候连圣人都免不了吧！

猛然，发现自己又回到了大一的时代，也是那么的多想吧！

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本来就没抱着多大的希望，看来还是真的没什么希望了

是不是做什么事情都应该要抱着十分的希望，或者百分千分的希望，才有可能成功

人生也大概如此吧

有太多的东西让你分心，让你不能抱着那十分的希望

努力，不能放弃！

      看到昨晚的大雪，就老早准备好了早上要早起，可是出门后还是大吃一惊，好厚的雪，门口就留下了一串深浅不一的脚印，看来这个周六有人比我还早呢。“沙沙沙”的踩着雪，去取了车，路上甚是滑，好几次都差点打滑，幸亏比起开始，车技还是进步了不少，一路就那么小心翼翼的开到了车站，买票的时候，竟然听说高速公路没关，感到很是的惊讶，这么大的雪。想想前几天那么点雪，都关了高速。知道肯定会早到了，唉早知道我就可以多睡很多了，不过在新庄出口的时候，就看到高速已经开始封闭了，或许晚出门几分钟，我就要花几倍于的时间了。这个大概就是在松江上班的不方便吧，虽然说9号线已经开通，可是貌似9号线没有想象中那么方便，啥时上海的轨道交通能够覆盖每一个角角落落，唉。

      早上看到了自己的年终奖，顿时所有的好心情都没有了，比想象中最差的还差，不活了。干活的积极性也有点打消，看来自己还是那么的不成熟啊！得改变改变了。还是给自己加油吧。

好多年未曾下雪，想不到久违的大雪带给人的不是幸福，而是一系列痛苦。停电，交通瘫痪，人员伤亡，经济损失，国家对此的警报也一路拉高。各行各业都在努力与暴雪作斗争。

记得小时候经历过多次的大雪，那时候是多开心的一件事，打雪仗，堆雪人，主要大雪过后必然会迎来暖和和的阳光。

可是如今，一会儿暴雪，一会儿雨夹雪，有时干脆就下起了冰雹。也导致了我的第一次迟到。

不知道，明年还会否下雪，还会否下如此讨人厌的雪？

公司的年夜饭排在了上周四的晚上，东骏海鲜大酒店。由于没有多少人喝酒，所以气氛也就不是显得那么热烈。看来，酒是搞活气氛的一个很好的道具。由于公司研发部人少，总共才12个，加上两个领导，14人。猜想如果没有抽奖活动，大概人去的还会更少吧。

轮到抽奖的时候，也没啥激动，奖太小了，最高才1000，不过能抽到更好，嘿嘿运气还不错，抽到了二等奖，想想去年也抽到了一个二等奖，不过今年由于没有临时加入的活动，所以，二等奖也不错了。不过，到周末就把钱花光了，唉看来，抽到的就是和辛苦挣来的不一样。所谓的来得容易去的也快吧。

今年结束了，期待明年吧！

 所谓GATE CLOCK就是将设计中的组合逻辑结果拿来做时钟信号, 这是一种异步逻辑设计.
 推荐使用同步逻辑设计方法. 可以将该信号(CLKOUT)拿来作使能信号, 即ENABLE信号, 而时钟信号还是采用原来的统一时钟, 使设计用尽量少的同步时钟.
 使用移位寄存器在FPGA中对信号进行延时是一种好方法. Xilinx Virtex架构中每个对照表(LUT)都能够设置成为具有可编程深度(最多为16)的移位寄存器.
 这就提供了一种高效的途径来在FPGA中实现移位寄存器. 无须使用触发器就可以实现一个16位寄存器.
 作为一个好的设计习惯, 任何情况下都不要通过闸延迟来实现延迟逻辑.
 虽然现今多数设计都是完全同步, 但仍有一些情况需要从一个输入引脚到另一个输出引脚的纯粹组合路径.
 因此, 仍然需要PAD-to-PAD constraint控制这些路径的时延.
 确定配置是否准确无误地完成, 适合的方法就是检查FPGA上DONE引脚的状态. 如果正确地接收了位元流, 则DONE引脚将会升高.
 而且, 既然使用JFAG配置, 就要确保在生成位元流过程中, 已经将JGAG时钟(而不是CClk)选作了Startup时钟. ）
 关于可靠性FPGA设计的几点建议）
①Use fully synchronous design. Asynchronous design is very sensitive to path delay and is therefore not robust.
An example of asychronous circuit is the SR latch which uses combinational feedback.
（使用完全同步设计. 异步设计对路径延迟非常敏感, 因此不很可靠. 异步电路的一个例子是使用组合反馈的SR闭锁. ）
②Never gate your clock signal with combinational logic. Glitches may occur on any gated clock signals,
 which results in false triggering of flip-flops.
 （绝不使用组合逻辑控制时钟信号. 因为在任何门控制时钟信号上可能产生短时脉冲干扰, 最终导致错误触发flip-flop. ）
③Never rely on gate delay. （绝不要依靠门延迟.
④Enough bypass capacitors should be placed close to the power and ground pins of FPGA.
Use capacitors with good high frequency response.
（FPGA的电源和接地引脚附近应该放置足够多的旁路电容器. 使用优质高频响应电容器. ）
⑤Always use the global clock buffers on the FPGA to drive internal clock signals.
These clock buffers and the associated clock distribution network have been carefully designed to minimize skew.
（在FPGA上始终使用全局时钟缓冲来驱动内部时钟信号. 并且已经仔细设计了这些时钟缓冲和关联时钟配电网, 以将畸变减至最小. ）
A latch changes states whenever the gate signal is active. A FF changes states only at clock edges.
（参考译文：只要门信号是活动的, 闭锁就会更改状态. 而FF只有在时钟边沿才更改状态. ）
Gating the clock signal with combinational logic is not recommended in modern high speed digital design
since it may creates glitches on the gated clock signal, which results in false triggering of flip-flops.
This results in a less reliable design. A common technique to remove gated clock is to make use of the clock enable pin of the flip-flop.
For example, if you have a signal clko = clki & a & b driving the clock pin of a flip-flop,
 you can eliminate the gated clock by feeding clki directly to the FF clock pin,
 and have another signal en = a & b connected to the clock enable pin of the FF.
( 参考译文：在现代高速数字设计当中, 不建议使用组合逻辑门控时钟信号, 因为这将会在选通的时钟信号上产生短时脉冲波形干扰,
  导致错误触发flip-flop. 这是缺乏可靠性的设计. 移除门控时钟通常所采用的技巧是使用flip-flop的时钟使能引脚.
  例如, 如果有一个信号clko = clki & a & b 正在驱动flip-flop的时钟引脚, 则可以通过直接将clki传递给FF时钟引脚,
  并将另一个信号en = a & b与FF的时钟使能引脚连接, 来消除门控时钟. )
By removing the gated clock, you no longer have the problem of clock delay. Also the design is more robust.
(移除门控时钟后, 就不再有时钟延迟的问题了. 而且这种设计也比较可靠. )