所谓GATE CLOCK就是将设计中的组合逻辑结果拿来做时钟信号, 这是一种异步逻辑设计.
 推荐使用同步逻辑设计方法. 可以将该信号(CLKOUT)拿来作使能信号, 即ENABLE信号, 而时钟信号还是采用原来的统一时钟, 使设计用尽量少的同步时钟.
 使用移位寄存器在FPGA中对信号进行延时是一种好方法. Xilinx Virtex架构中每个对照表(LUT)都能够设置成为具有可编程深度(最多为16)的移位寄存器.
 这就提供了一种高效的途径来在FPGA中实现移位寄存器. 无须使用触发器就可以实现一个16位寄存器.
 作为一个好的设计习惯, 任何情况下都不要通过闸延迟来实现延迟逻辑.
 虽然现今多数设计都是完全同步, 但仍有一些情况需要从一个输入引脚到另一个输出引脚的纯粹组合路径.
 因此, 仍然需要PAD-to-PAD constraint控制这些路径的时延.
 确定配置是否准确无误地完成, 适合的方法就是检查FPGA上DONE引脚的状态. 如果正确地接收了位元流, 则DONE引脚将会升高.
 而且, 既然使用JFAG配置, 就要确保在生成位元流过程中, 已经将JGAG时钟(而不是CClk)选作了Startup时钟. ）
 关于可靠性FPGA设计的几点建议）
①Use fully synchronous design. Asynchronous design is very sensitive to path delay and is therefore not robust.
An example of asychronous circuit is the SR latch which uses combinational feedback.
（使用完全同步设计. 异步设计对路径延迟非常敏感, 因此不很可靠. 异步电路的一个例子是使用组合反馈的SR闭锁. ）
②Never gate your clock signal with combinational logic. Glitches may occur on any gated clock signals,
 which results in false triggering of flip-flops.
 （绝不使用组合逻辑控制时钟信号. 因为在任何门控制时钟信号上可能产生短时脉冲干扰, 最终导致错误触发flip-flop. ）
③Never rely on gate delay. （绝不要依靠门延迟.
④Enough bypass capacitors should be placed close to the power and ground pins of FPGA.
Use capacitors with good high frequency response.
（FPGA的电源和接地引脚附近应该放置足够多的旁路电容器. 使用优质高频响应电容器. ）
⑤Always use the global clock buffers on the FPGA to drive internal clock signals.
These clock buffers and the associated clock distribution network have been carefully designed to minimize skew.
（在FPGA上始终使用全局时钟缓冲来驱动内部时钟信号. 并且已经仔细设计了这些时钟缓冲和关联时钟配电网, 以将畸变减至最小. ）
A latch changes states whenever the gate signal is active. A FF changes states only at clock edges.
（参考译文：只要门信号是活动的, 闭锁就会更改状态. 而FF只有在时钟边沿才更改状态. ）
Gating the clock signal with combinational logic is not recommended in modern high speed digital design
since it may creates glitches on the gated clock signal, which results in false triggering of flip-flops.
This results in a less reliable design. A common technique to remove gated clock is to make use of the clock enable pin of the flip-flop.
For example, if you have a signal clko = clki & a & b driving the clock pin of a flip-flop,
 you can eliminate the gated clock by feeding clki directly to the FF clock pin,
 and have another signal en = a & b connected to the clock enable pin of the FF.
( 参考译文：在现代高速数字设计当中, 不建议使用组合逻辑门控时钟信号, 因为这将会在选通的时钟信号上产生短时脉冲波形干扰,
  导致错误触发flip-flop. 这是缺乏可靠性的设计. 移除门控时钟通常所采用的技巧是使用flip-flop的时钟使能引脚.
  例如, 如果有一个信号clko = clki & a & b 正在驱动flip-flop的时钟引脚, 则可以通过直接将clki传递给FF时钟引脚,
  并将另一个信号en = a & b与FF的时钟使能引脚连接, 来消除门控时钟. )
By removing the gated clock, you no longer have the problem of clock delay. Also the design is more robust.
(移除门控时钟后, 就不再有时钟延迟的问题了. 而且这种设计也比较可靠. )

1) FileàNew Project

Input Project name; select top-level. (HDL)

2) Family, Device, Package, Speed填入合适的值

  Synthesis Tool选择XST(VHDL/Verilog)

  Simulator选择ISE Simulator(VHDL/Verilog)

3) New Source, 选择VHDL Module, 填入名字，记得选择add to project

  输入输出信号的填写，最后完成。

4) EditàLanguage Templates

  VHDLàSynthesis ConstructsàCoding Examples有很多有用的例子。

  完成VHDL的编写

5) Synthesis-XSTàCheck Syntax检查语法错误

6) 右键点击文件名，选择New SourceàTest Bench waveform,填入文件名

  时钟的时间填入，high, low, setup time，设定变化波形。

  选择Behavioral Simulation下的XX.tbw文件，Simulate Behavioral Model选择启动。

7) User ConstraintsàCreate Timing Constraints, Global选择，周期填入，保存关闭。

8) Implement Design启动，限制确认（Timing Constraints）

9) User ConstraintsàAssign Package Pin选择，填入引脚

  执行Generate Programming File

完成。

上周末的时候，给布置了检查图纸的活，其实也算是培训，十几张图纸，拿过来就吓人，因为所作的是6层板的，布线还是很麻烦的，第一天检查下来，眼睛就开始生疼，主要是自己也太认真了。竟然检查到打了中午吃饭的铃，还以为是上午休息的铃声，等后来办公室关了灯才反应过来。

后面就没有第一天的那么认真了，要对得起自己的眼睛。眼睛可是心灵的窗户，成瞎子的话，就没人要了。基本上处于一天一张图纸的进度。

收获就是对图纸的布线，结构有了比前面深一点地认识。

电路原理图，实装图（正反两面），1L,8L--正反两面布线图，2L--接地。。。。