淡水随风: 人生点滴-工作笔记

嵌入式设计的几点建议

Sat, 16 Feb 2008 08:53:41 GMT

嵌入式设计的几点建议
1 圈复杂度限制:原则上要求不超过10。
2 余量的设计
包括：存储量、IO 通道吞吐量及处理时间等。在同步时间要求较高的系统中，处理时间的余量应不少于20%。如：系统9ms 通讯一
次，则该系统的处理时间应小于7.2ms。
3 采样频率设计
采样频率至少要高于被采样信号频率的2 倍。
4 故障报警及记录字的设计
当用n 位表示故障时，其能表示的故障个数为2的n次方-1,其中用全0 表示正常。
5 数据合理性测试
关键数据要进行合理性检测。
6 浮点数的比较
正确的写法：if(fabs(a*b-1.0)<0.0000001) {…};
7 避免潜在的死循环
在等待外部信号的程序段时，不允许无限制的等待。正确的做法应是或采用循环等待次数控制，或使用定时器，使得在规定时间内（无
论成功或失败）必须保证退出等待外部信号的程序段。

一些FPGA技巧

Fri, 25 Jan 2008 09:50:04 GMT

所谓GATE CLOCK就是将设计中的组合逻辑结果拿来做时钟信号, 这是一种异步逻辑设计.
推荐使用同步逻辑设计方法. 可以将该信号(CLKOUT)拿来作使能信号, 即ENABLE信号, 而时钟信号还是采用原来的统一时钟, 使设计用尽量少的同步时钟.
使用移位寄存器在FPGA中对信号进行延时是一种好方法. Xilinx Virtex架构中每个对照表(LUT)都能够设置成为具有可编程深度(最多为16)的移位寄存器.
这就提供了一种高效的途径来在FPGA中实现移位寄存器. 无须使用触发器就可以实现一个16位寄存器.
作为一个好的设计习惯, 任何情况下都不要通过闸延迟来实现延迟逻辑.
虽然现今多数设计都是完全同步, 但仍有一些情况需要从一个输入引脚到另一个输出引脚的纯粹组合路径.
因此, 仍然需要PAD-to-PAD constraint控制这些路径的时延.
确定配置是否准确无误地完成, 适合的方法就是检查FPGA上DONE引脚的状态. 如果正确地接收了位元流, 则DONE引脚将会升高.
而且, 既然使用JFAG配置, 就要确保在生成位元流过程中, 已经将JGAG时钟(而不是CClk)选作了Startup时钟. ）
关于可靠性FPGA设计的几点建议）
①Use fully synchronous design. Asynchronous design is very sensitive to path delay and is therefore not robust.
An example of asychronous circuit is the SR latch which uses combinational feedback.
（使用完全同步设计. 异步设计对路径延迟非常敏感, 因此不很可靠. 异步电路的一个例子是使用组合反馈的SR闭锁. ）
②Never gate your clock signal with combinational logic. Glitches may occur on any gated clock signals,
which results in false triggering of flip-flops.
（绝不使用组合逻辑控制时钟信号. 因为在任何门控制时钟信号上可能产生短时脉冲干扰, 最终导致错误触发flip-flop. ）
③Never rely on gate delay. （绝不要依靠门延迟.
④Enough bypass capacitors should be placed close to the power and ground pins of FPGA.
Use capacitors with good high frequency response.
（FPGA的电源和接地引脚附近应该放置足够多的旁路电容器. 使用优质高频响应电容器. ）
⑤Always use the global clock buffers on the FPGA to drive internal clock signals.
These clock buffers and the associated clock distribution network have been carefully designed to minimize skew.
（在FPGA上始终使用全局时钟缓冲来驱动内部时钟信号. 并且已经仔细设计了这些时钟缓冲和关联时钟配电网, 以将畸变减至最小. ）
A latch changes states whenever the gate signal is active. A FF changes states only at clock edges.
（参考译文：只要门信号是活动的, 闭锁就会更改状态. 而FF只有在时钟边沿才更改状态. ）
Gating the clock signal with combinational logic is not recommended in modern high speed digital design
since it may creates glitches on the gated clock signal, which results in false triggering of flip-flops.
This results in a less reliable design. A common technique to remove gated clock is to make use of the clock enable pin of the flip-flop.
For example, if you have a signal clko = clki & a & b driving the clock pin of a flip-flop,
you can eliminate the gated clock by feeding clki directly to the FF clock pin,
and have another signal en = a & b connected to the clock enable pin of the FF.
( 参考译文：在现代高速数字设计当中, 不建议使用组合逻辑门控时钟信号, 因为这将会在选通的时钟信号上产生短时脉冲波形干扰,
导致错误触发flip-flop. 这是缺乏可靠性的设计. 移除门控时钟通常所采用的技巧是使用flip-flop的时钟使能引脚.
例如, 如果有一个信号clko = clki & a & b 正在驱动flip-flop的时钟引脚, 则可以通过直接将clki传递给FF时钟引脚,
并将另一个信号en = a & b与FF的时钟使能引脚连接, 来消除门控时钟. )
By removing the gated clock, you no longer have the problem of clock delay. Also the design is more robust.
(移除门控时钟后, 就不再有时钟延迟的问题了. 而且这种设计也比较可靠. )

ISE初次使用教程整理

Mon, 06 Aug 2007 02:46:53 GMT

1) FileàNew Project

Input Project name; select top-level. (HDL)

2) Family, Device, Package, Speed填入合适的值

Synthesis Tool选择XST(VHDL/Verilog)

Simulator选择ISE Simulator(VHDL/Verilog)

3) New Source, 选择VHDL Module, 填入名字，记得选择add to project

输入输出信号的填写，最后完成。

4) EditàLanguage Templates

VHDLàSynthesis ConstructsàCoding Examples有很多有用的例子。

完成VHDL的编写

5) Synthesis-XSTàCheck Syntax检查语法错误

6) 右键点击文件名，选择New SourceàTest Bench waveform,填入文件名

时钟的时间填入，high, low, setup time，设定变化波形。

选择Behavioral Simulation下的XX.tbw文件，Simulate Behavioral Model选择启动。

7) User ConstraintsàCreate Timing Constraints, Global选择，周期填入，保存关闭。

8) Implement Design启动，限制确认（Timing Constraints）

9) User ConstraintsàAssign Package Pin选择，填入引脚

执行Generate Programming File

完成。

PCB图纸校对

Fri, 27 Jul 2007 04:16:34 GMT

上周末的时候，给布置了检查图纸的活，其实也算是培训，十几张图纸，拿过来就吓人，因为所作的是6层板的，布线还是很麻烦的，第一天检查下来，眼睛就开始生疼，主要是自己也太认真了。竟然检查到打了中午吃饭的铃，还以为是上午休息的铃声，等后来办公室关了灯才反应过来。

后面就没有第一天的那么认真了，要对得起自己的眼睛。眼睛可是心灵的窗户，成瞎子的话，就没人要了。基本上处于一天一张图纸的进度。

收获就是对图纸的布线，结构有了比前面深一点地认识。

电路原理图，实装图（正反两面），1L,8L--正反两面布线图，2L--接地。。。。

工作笔记

Thu, 19 Jul 2007 08:24:06 GMT

人生点滴----工作笔记

记录工作中的点点滴滴

MAX6299MTT在CPLD上的应用
摘要：在CPLD上读取温度值 ——点击此处阅读全文

6.22 温度传感器LM95071的使用
摘要：温度传感器LM95071的使用 ——点击此处阅读全文

test///
摘要：test ——点击此处阅读全文

4.5晴
摘要：VHDL ——点击此处阅读全文

4.2传感器信号输出
摘要：传感器信号输出，TLC339 ——点击此处阅读全文

HEW中有效的编程技术--笔记
摘要：HEW中有效的编程技术--笔记 ——点击此处阅读全文

protel元件封装总结
摘要：零件封装是指实际零件焊接到电路板时所指示的外观和焊点的位置。是纯粹的空间概念.因此不同的元件可共用同一零件封装,同种元件也可有不同的零件封装。像电阻,有传统的针插式,这种元件体积较大,电路板必须钻孔才能安置元件,完成钻孔后,插入元件,再过锡炉或喷锡（也可手焊）,成本较高,较新的设计都是采用体积小的表面贴片式元件（SMD）这种元件不必钻孔,用钢膜将半熔状锡膏倒入电路板,再把SMD元件放上,即可焊接在电路板上了。 ——点击此处阅读全文

关于ETH系统
摘要：程序流程图，问题 ——点击此处阅读全文

QUARTUSII的使用
摘要：软件部分;硬件要求。 ——点击此处阅读全文

第十章光电传感器
摘要：第十章光电传感器 Ø 教学要求 1．了解光电效应的分类。 2．了解光电元件的结构和工作原理 3．掌握光电元件的及特性。 4．掌握光电元件的基本应用电路。 5．掌握光电传感器的应用。 6．掌握光电开关的结构和分类。 ——点击此处阅读全文

Phasor與頻率響應
摘要：1. 從Time domain到 Frequency domain 2. 解釋說明 LTI System (線性非時變系統) 3. 解釋說明 Phasor 4. 為什麼要用 Phasor來分析電路？ 5. 阻抗的觀念 6. 說明頻率響應 ——点击此处阅读全文

光电编码器原理及应用电路
摘要：光电编码器，是一种通过光电转换将输出轴上的机械几何位移量转换成脉冲或数字量的传感器。这是目前应用最多的传感器，光电编码器是由光栅盘和光电检测装置组成。光栅盘是在一定直径的圆板上等分地开通若干个长方形孔。由于光电码盘与电动机同轴，电动机旋转时，光栅盘与电动机同速旋转，经发光二极管等电子元件组成的检测装置检测输出若干脉冲信号，其原理示意图如图1所示；通过计算每秒光电编码器输出脉冲的个数就能反映当前电动机的转速。此外，为判断旋转方向，码盘还可提供相位相差90旱牧铰仿龀逍藕拧 ——点击此处阅读全文

測試電容器好壞与常用单位换算
摘要：如何用万用表測試電容器好壞，以及一些常用的单位换算 ——点击此处阅读全文

UI 一些界面标准规范（来自因特网)
摘要：一：遵循一致的准则，确立标准并遵循二：(Color)颜色使用恰当，遵循对比原则：三：(Resource)资源：一个多姿多彩的人机交互界面，少不了精美的鼠标光标、图标以及指示图片、底图等。四：(Font)字体：使用统一字体，字体标准的选择依据操作系统类型决定。五：(Text)文字表达：提示信息、帮助文档文字表达遵循以下准则：六：(STYLE)控件风格，不要使用错误控件，控件功能要专一：有设计好的同一风格的控件，如果没有能力设计出一套控件，则使用标准控件，绝对不能不伦不类，杂乱无章七：(ALIGN)控件布局，窗口不拥挤，按功能组合控件八：(TAB ORDER)TAB顺序：习惯用法，阅读顺序，从从左到右，从上到下九：(ShortcutKey & Accelerator& PopMenu)快捷键、加速键和弹出菜单十：(ACTION)用户交互十一：(HELP)联机帮助：什么时候要帮助，什么时候不要帮助十二：发行时阐明规则：对统一的东西进行逐一阐述，并加以典型描述，放入HELP和用户手册中，同时加有词汇表附录： ——点击此处阅读全文

实用工具:常用数学公式
摘要：一些常用的数学公式，很多都是初中高中的东东，但是偶尔用到找起来还真麻烦的。特别是和差化积，积化和差之类的三角函数公式。大部分都忘记了。哎老了啊 ——点击此处阅读全文

电阻和电容区别
摘要：如何判别常用电阻以及电容 ——点击此处阅读全文

H8_3002_Hardware manual -- A/D Converter笔记
摘要：H8_3002_Hardware manual -- A/D Converter笔记 ——点击此处阅读全文

2006.11.14
摘要：奇怪的蜂鸣器叫声 ——点击此处阅读全文

电源部分完成
摘要：电源部分 ——点击此处阅读全文